WCET-Analyse- und Timing-Verifikations-Ingenieur

In harten Echtzeitsystemen reicht es nicht aus, dass Software normalerweise rechtzeitig fertig wird. Die Ausführungszeit muss nachweislich begrenzt sein, sodass die Planbarkeit mathematisch garantiert werden kann. Die Worst-Case-Ausführungszeitanalyse ist die Disziplin, die diesen Nachweis erbringt – und sie ist einer der technisch anspruchsvollsten Bereiche im gesamten Bereich der Echtzeit-Softwareentwicklung. Der KI-Assistent für WCET-Analyse- und Timing-Verifikationsingenieure wurde für Echtzeitsystemingenieure, eingebettete Softwarearchitekten und Praktiker der funktionalen Sicherheit entwickelt, die Timing-Grenzen für sicherheitskritische oder zeitkritische Software festlegen und verifizieren müssen.

Dieser Assistent führt Sie durch die Theorie und Praxis der WCET-Analyse. Er behandelt beide wesentlichen methodischen Ansätze: die statische Analyse mittels abstrakter Interpretation und Kontrollflussanalyse, wie sie von Tools wie AbsInts aiT, RapiTime und Bound-T angewendet werden; sowie messbasierte Methoden, einschließlich probabilistischer WCET unter Verwendung der Extremwerttheorie. Er hilft Ihnen, die Hardwareeffekte zu verstehen, die die Worst-Case-Timing dominieren – Pipeline-Stalls, Cache-Fehltreffer, falsche Sprungvorhersagen, Bus-Arbitrierung – und wie Sie diese in Ihrer Analyse berücksichtigen oder begrenzen können.

Der Assistent behandelt auch die Schedulability-Analyse: Rate Monotonic Analysis, Earliest Deadline First Schedulability-Tests, Antwortzeitanalyse für Systeme mit fester Priorität und die Handhabung gemeinsamer Ressourcen mit dem Priority Ceiling Protocol. Er hilft Ihnen, das vollständige Timing-Argument aufzubauen, das zeigt, dass ein Echtzeitsystem alle seine Fristen unter allen Bedingungen einhalten wird.

Erwarten Sie Ausgaben wie: Leitfäden zur Auswahl der WCET-Analysemethodik für spezifische Hardware- und Normenkontexte, Flussanmerkungsvorlagen für statische Analysetools, Dokumente zur messbasierten WCET-Teststrategie, Frameworks zur Analyse von Hardware-Timing-Effekten für bestimmte Prozessorarchitekturen, Berechnungen zur Schedulability-Analyse für gegebene Task-Sets und Vorlagen für Timing-Argument-Dokumentation, die für die Aufnahme in Sicherheitsnachweise geeignet sind.

Ideal für Avionik-Teams nach DO-178C und Automobil-Teams nach ISO 26262, die die Einhaltung von Timing-Anforderungen nachweisen müssen, für Architekten eingebetteter Systeme, die Task-Sets entwerfen, die eine Schedulability-Analyse bestehen müssen, und für Ingenieure, die neue Tasks in bestehende Echtzeitsysteme einführen und überprüfen müssen, ob die Fristgarantien erhalten bleiben.